Obsah:
- Krok 1: Co je UART?
- Krok 2: Specifikace
- Krok 3: Přístup k návrhu
- Krok 4: Výsledky simulace
- Krok 5: Připojené soubory
Video: Návrh UART ve VHDL: 5 kroků
2024 Autor: John Day | [email protected]. Naposledy změněno: 2024-01-30 08:21
UART je zkratka pro Universal Asynchronous Receiver Transmitter. Je to nejoblíbenější a nejjednodušší sériový komunikační protokol. V tomto návodu se naučíte, jak navrhnout modul UART ve VHDL.
Krok 1: Co je UART?
Ke komunikaci s různými periferiemi používají procesory nebo řadiče obvykle komunikaci UART. Jedná se o jednoduchou a rychlou sériovou komunikaci. Vzhledem k tomu, že UART je minimálním požadavkem téměř u všech procesorů, jsou obvykle navrženy jako jádra Soft IP ve VHDL nebo Verilog pro opětovné použití a snadnou integraci.
Krok 2: Specifikace
Specifikace navrženého UART jsou uvedeny níže:
* Standardní signály UART.
* Nastavitelná přenosová rychlost od 600 do 115200.
* Vzorkování = 8x @přijímač
* Osvědčený design FPGA - na desce Xilinx Artix 7.
* Testováno na periferních zařízeních UART, Hyperterminál úspěšně - všechny přenosové rychlosti
Krok 3: Přístup k návrhu
-
Budeme navrhovat 3 moduly, které později integrujeme, abychom dokončili UART.
- Modul vysílače: Stará se o sériové přenosy dat
- Modul přijímače: stará se o příjem sériových dat
- Modul generátoru přenosové rychlosti: stará se o generování přenosových hodin.
- Modul generátoru přenosové rychlosti je dynamicky konfigurovatelný. Generuje dva přenosové hodiny z hlavních hodin podle požadované rychlosti. Jeden pro vysílač, druhý pro přijímač.
- Modul přijímače používá vzorkovací frekvenci 8x k minimalizaci pravděpodobnosti chyby v příjmu, tj. Baudovací hodiny přijímače jsou 8x přenosové hodiny vysílače.
- Řídicí signály pro ovládání vysílání a příjmu a také signál přerušení.
- Standardní sériové rozhraní UART bez paritního bitu, jeden stop a start bit, 8 datových bitů.
- Paralelní rozhraní pro komunikaci s hostitelem, tj. Procesorem nebo řadičem, který přivádí a přijímá paralelní data do az UART.
Krok 4: Výsledky simulace
Krok 5: Připojené soubory
* Modul vysílače UART -soubor vhd
* Modul přijímače UART - soubor vhd
* Modul generátoru přenosové rychlosti - soubor vhd
* UART modul - hlavní horní modul integrující výše uvedené moduly - soubor vhd
* Kompletní dokumentace UART IP Core - pdf
V případě jakýchkoli dotazů mě neváhejte kontaktovat:
Mitu Raj
sledujte mě:
V případě dotazů kontaktujte: [email protected]
Doporučuje:
Návrh oscilátoru založeného na aktuálním režimu pro zesilovače zvuku třídy D: 6 kroků
Návrh oscilátoru založeného na aktuálním režimu pro zvukové výkonové zesilovače třídy D: V posledních letech se výkonové zesilovače zvukové třídy D staly upřednostňovaným řešením pro přenosné zvukové systémy, jako jsou MP3 a mobilní telefony, díky jejich vysoké účinnosti a nízké spotřebě energie. Oscilátor je důležitou součástí třídy D au
Akviziční, zesilovací a filtrační obvodový návrh základního elektrokardiogramu: 6 kroků
Akviziční, zesilovací a filtrační obvodový návrh základního elektrokardiogramu: Aby bylo možné dokončit tento pokyn, jsou zapotřebí pouze počítač, přístup na internet a nějaký simulační software. Pro účely tohoto návrhu budou všechny obvody a simulace spuštěny na LTspice XVII. Tento simulační software obsahuje
Návrh jednoduchého čtyřcestného řadiče asociativní mezipaměti ve VHDL: 4 kroky
Návrh jednoduchého čtyřcestného řadiče asociativní mezipaměti ve VHDL: V mém předchozím pokynu jsme viděli, jak navrhnout jednoduchý přímý mapovaný řadič mezipaměti. Tentokrát se posuneme o krok napřed. Budeme navrhovat jednoduchý čtyřcestný řadič asociativní mezipaměti. Výhoda? Méně chyb, ale za cenu perfo
Návrh programovatelného řadiče přerušení ve VHDL: 4 kroky
Návrh programovatelného řadiče přerušení ve VHDL: Jsem ohromen druhem odpovědí, které dostávám v tomto blogu. Díky, lidi, že jste navštívili můj blog a motivovali mě, abych se s vámi podělil o své znalosti. Tentokrát představím návrh dalšího zajímavého modulu, který vidíme ve všech SOC - Interrupt C
Návrh jednoduchého řadiče mezipaměti ve VHDL: 4 kroky
Návrh jednoduchého řadiče mezipaměti ve VHDL: Píši tento návod, protože jsem zjistil, že je trochu obtížné získat nějaký referenční kód VHDL, abych se naučil a začal navrhovat řadič mezipaměti. Navrhl jsem tedy řadič mezipaměti sám od nuly a úspěšně jej otestoval na FPGA. Mám p