Jak používat simulaci Vivado: 6 kroků

2024 Autor: John Day | [email protected]. Naposledy změněno: 2024-01-30 08:23

Udělal jsem tento simulační projekt pro online třídu. Autorem projektu je Verilog. Simulaci ve Vivado použijeme k vizualizaci průběhu v enable_sr (povolení číslice) z dříve vytvořeného projektu stopky. Kromě toho použijeme systémovou úlohu k zobrazení chyb, kterých jsme se při návrhu dopustili.

Krok 1: Přidejte zdroje a vyberte „Přidat nebo vytvořit zdroje simulace

Krok 2: Vytvořte soubor s názvem Enable_sr_tb

Krok 3: Vytvořte soubor Testbench

1. Importujte modul enable_sr z projektu stopky. To je soubor, který chceme simulovat

2. Vytvořte modul testbench enable_sr_tb ();

3. Zadejte vstupy a výstupy modulu enable_sr (). Pamatujte, že vstupy pro enable_sr jsou nyní v typu registru, zatímco výstupy se stanou síťovým typem.

4. Okamžitě testovanou jednotku (uut), což je enable_sr

5. Generujte hodiny, jejichž perioda (T) je 20ns

6. Pomocí podmíněného příkazu vytvořte systém kontroly chyb. V tomto příkladu chceme zkontrolovat, zda je aktivních více než jedna číslice.

Poznámka: V původním souboru enable_sr () bychom měli inicializovat vzor jako 4’b0011, aby byly k vytvoření chyby aktivní dvě číslice

7. Chybu zobrazte pomocí systémové úlohy $ display

8. Pomocí systémové úlohy $ finish dokončete simulaci v čase 400ns

Krok 4: Nastavte Enable_sr_tb jako nejvyšší úroveň v rámci simulace

Krok 5: Spusťte syntézu a simulaci chování

1. Před spuštěním simulace chování spusťte syntézu, abyste se ujistili, že v souboru testbench a jednotce v testovacím souboru nejsou žádné chyby syntaxe
2. Spusťte simulaci chování

Krok 6: Vyhodnoťte výsledek simulace

Uvidíte okna simulace. Obsahuje různé panely.

Na panelu konzoly se zobrazí chybová zpráva. To ukazuje, že během období simulace je aktivní více než jedna číslice.

V rozsahu můžete také vidět průběh

V příloze je soubor projektu.